数字IC设计流程是怎么样的，有那些eda工具?

我们通常会将数字IC的设计过程分为两个部分，分别为：前端设计和后端设计。

前端设计的主要流程：

1、规格制定

芯片规格: 芯片需要达到的具体功能和性能方面的要求

2、详细设计

就是根据规格要求，实施具体架构，划分模块功能。

3、HDL编码

使用硬件描述语言（vhdl Verilog hdl ）将功能以代码的形式描述实现。换句话也就是说将实际的硬件电路功能通过HDL语言描述起来，形成RTL代码.

4、仿真验证

仿真验证就是检验编码设计的正确性，仿真验证工具Mentor公司的Modelsim，Synopsys的VCS，还有Cadence的NC-Verilog均可以对RTL级的代码进行设计验证？

5、STA

Static Timing Analysis（STA），静态时序分析，属于验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。

6、形式验证

是验证范畴，它是从功能上（STA是时序上）对综合后的网表进行验证。常用的就是等价性检查方法，以功能验证后的HDL设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能。从设计程度上来讲，前端设计的结果就是得到了芯片的门级网表电路.

后端设计（物理设计）

1、DFT（Design For TeTest）可测性设计

芯片每步往往都自带测试电路，DFT 的目的就是在设计时就考虑将来的测试。DFT 的常见方法是，在设计中插入扫描链，将非扫描单元（如寄存器）变为扫描单元。

2、布局规划（Floor Plan）

布局规划就是放置芯片的宏单元模块，在总体上确定各种功能电路的摆放位置，如 IP 模块，RAM，I/O 引脚邓邓。布局规划能直接影响芯片最终的面积。

3、CTS

Clock Tree Synthesis 时钟树综合，简单点说就是时钟的不限。由于时钟信号在数字芯片的全局指挥作用，它的分布应该是对称式的连接到各个寄存器单元，从而使时钟从同一个时钟源到达各个寄存器时，时钟延迟差异最小。这也是为什么时钟信号需要单独布线的原因。CTS 工具：Synopsys 的 Physical Compiler.

4、布线（Place & Route）

这里的布线就是普通信号布线了，包括各种标准单元（基本逻辑门电路）之间的走线。Xilinx 有 Foundation Series 和 Alliance Series 两个系列。 Altera 的两个系列是 MaxPlusII和 Quartus 。

IC设计中使用的EDA工具如下：

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1、架构的设计与验证

按照要求，对整体的设计划分模块。

架构模型的仿真可以使用Synopsys公司的CoCentric软件，它是基于System C的仿真工具。

2、HDL设计输入

设计输入方法有：HDL语言（Verilog或VHDL）输入、电路图输入、状态转移图输入。

使用的工具有：Active-HDL，而RTL分析检查工具有Synopsys的LEDA。

3、前仿真工具（功能仿真）

初步验证设计是否满足规格要求。

使用的工具有：Synopsys的VCS，Simens EDA的ModelSim，Cadence的Verilog－XL，Cadence的NC-Verilog。

4、逻辑综合

将HDL语言转换成门级网表Netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准；逻辑综合需要指定基于的库，使用不同的综合库，在时序和面积上会有差异。逻辑综合之前的仿真为前仿真，之后的仿真为后仿真。

使用的工具有：Synopsys的Design Compiler，Cadence的 PKS，Synplicity的Synplify等。

5、静态时序分析工具（STA）

在时序上，检查电路的建立时间（Setuptime）和保持时间（Hold time）是否有违例（Violation）。

使用的工具有：Synopsys的Prime Time。

6、形式验证工具

在功能上，对综合后的网表进行验证。

使用的工具有：Synopsys的Formality

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