IC设计工程师|IC工程师的口头禅合集

在IC设计行业，如果想知道一位工程师做的是什么岗位，就可以通过他的口头禅来判断。

今天我们就来盘点一下IC设计攻城狮们的那些口头禅👇👇

性能还得再挤一挤!

PPA是设计芯片永恒的追求，所以工程师需要经常寻求方法来提高芯片的性能。

时序闭合了吗?

确保所有的信号在规定的时间内完成传输。

这不是bug，这是隐藏功能

试图解释某些难以追踪的错误或者是意外的设计结果。

这个需要fix一下。

发现设计中存在问题或错误时，需要进行调整或修复。

上个版本更好。

在版本控制中，比较不同版本的设计性能，有时旧的版本可能更稳定或有特定的优势。

时序又要飘了。

表达对时序约束可能无法满足的担忧。

咱们review一下这个模块。

提议共同检查并讨论某个特定电路模块的设计。

这个寄存器要不要初始化?

在设计中考虑寄存器的初始状态对整个系统稳定性的影响。

测试点覆盖全了吗?

验证工程师需要确保测试用例能够覆盖到设计的所有特性和边界条件。

冒烟过了

指功能测试中sanity case跑pass了 。

这个模块输出有问题，把波形发给DE看看。

指在功能测试的时候发现BUG，让DE看波形确认问题点。

仿真速度太慢了。

由于需要运行大量的测试用例，仿真速度成为验证工程师经常关注的问题。

功能覆盖率和代码覆盖率收到百分之多少了?

在验证过程中，功能覆盖率和代码覆盖率是否达到百分之百是一个重要的衡量测试是否完备的标准。

这个用例得换个种子号再跑一遍。

指的是同一条case使用不同种子来进行测试，可以防止预期之外的bug。

这个bug修了吗?代码上传了吗?问题单关闭了吗?

验证工程师需要跟踪和管理发现的bug，确保它们得到及时修复。

又双叒叕发现一个bug，快给DE提BUG单!!

在验证过程中发现bug是常态，每个bug都需要提单记录。

我们得再仔细检查一遍spec compliance。

验证工程师需要确保设计符合规格书的要求，这是验证工作的核心。

后端反馈有问题，看看是不是验证没覆盖到。

当后端工程师在布局布线后发现问题时，验证工程师需要考虑是否是验证过程中遗漏了某些情况。

综合跑了没?

综合(Synthesis)是数字后端设计中的一个重要步骤，工程师们可能会经常询问综合的进度。

时序收敛了吗?

时序分析(STA)是确保芯片能够在既定时钟频率下正常工作的关键步骤，时序收敛是设计中的一个重点。

我们来讨论一下floorplan。

Floorplan是芯片布局的关键步骤，工程师会在此阶段决定芯片的大小、形状以及各个模块的摆放位置。

这个单元没地方放了。

在布局设计中遇到了空间不足的问题。

芯片TO了吗?

指芯片是否流片了。

以上是设计、验证和后端不同岗位的口头禅，日常这些岗位之间也会有频繁地沟通。

无论是出于业界企业需求还是日常工作需要，IC设计端的每个岗位要对彼此的工作相对熟悉，甚至掌握。

学习需求是存在的，但学习机会是有限的。

这就需要一个【多面手】一样的课程，帮助大家快速跑通数字IC设计流程，掌握不同岗位的工作内容，这门课程就是——

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