verilog语法对于学习IC设计来说比较重要，它也是目前应用最为广泛的硬件描述语言,可以用来进行各种层次的逻辑设计,也可以进行数字系统的逻辑综合,仿真验证和时序分析等。芯学长带你了解verilog语法。

一、verilog实例（一）

1.表决器电路

表决器的具体分析这里不再给出，功能就是对于三输入变量，当输入变量中至少有两个为1时输出就为1，因此我们统计一下为1的个数，然后将它和2比较得到输出。

2.数据选择器

这里我们设计一个四选一选择器，对应地址与数据选择关系如下：

显然采用case语句很方便，假设输入数据位宽是8bit，verilog代码如下：

3.3-8译码器

对于3-8译码器，显然也是采用case语句很方便，观察真值表我们可以发现首先只有在E1、E2、E3均为1时才能工作，然后经过译码后的输出为0，其余输出为1，verilog代码如下：

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