Verilog 语言，一般指Verilog HDL。Verilog HDL是一种硬件描述语言(HDL:Hardware Description Language)，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

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上一期给大家准备了verilog语言入门教程_verilog设计快速入门（一），

verilog语言入门教程_verilog设计快速入门(二)

verilog语言入门教程_verilog设计快速入门(三)

今天我们接着上一期的内容展开讲，Verilog的基本语言。

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