第七届集创赛杯赛题目公布，看这篇就够了！
发布时间：2023-06-02来源：芯学长
集成电路是信息技术产业的核心，是支撑经济社会发展和保障国家安全的战略性、基础性和先导性产业，在国民经济关键领域中起着关键作用。为贯彻落实国家集成电路发展战略重要部署，服务我国集成电路产业发展大局，创新集成电路产业人才培养模式，为集成电路产业提供大批优秀的后备人才，工业和信息化部人才交流中心决定举办全国大学生集成电路创新创业大赛。
“全国大学生集成电路创新创业大赛”以服务产业发展需求为导向，以提升我国集成电路产业人才培养质量为目标，打造产学研用协同创新平台，将行业发展需求融入教学过程，提升在校大学生创新实践能力、工程素质以及团队协作精神，助力我国集成电路产业健康快速发展。
本届大赛共分为8大赛道，21个杯赛，请点击查看你感兴趣的赛道
赛题的官方网址如下：
全国大学生集成电路创新创业大赛 - 集创赛 (ciciec.com)
8大赛道分别为：
• 射频与高速电路赛道，下设1个杯赛
• IEEE杯
• 模拟与混合信号电路赛道，下设3个杯赛
• 圣邦杯、艾为杯、芯海杯
• 数字与SoC设计赛道，下设3个杯赛
• 安谋科技（Arm China）杯、景嘉微杯、芯原杯
• 处理器设计应用赛道，下设3个杯赛
• 平头哥杯、芯来RISC-V杯、飞腾杯
• FPGA设计与应用赛道，下设2个杯赛
• 紫光同创杯、海云捷迅杯
• 半导体产业链赛道，下设3个杯赛
• 华大九天杯、曾益慧创杯、信诺达杯
• 创业实践赛道，下设2个杯赛
• 富满微杯、加速科技杯
• 芯片设计与应用本科赛道，下设4个杯赛
• Robei杯、雨骤杯、国家集创中心杯、算能杯
下面对各个赛道赛题做简单介绍！
射频与高速电路赛道
【IEEE杯】
杯赛题目：高性能毫米波倍频程压控振荡器设计
参赛组别：A组、B组
赛题背景：
5G通信的毫米波频段需要支持24.25-27.5GHz、37-40.5GHz、42.5-43.5GHz、45.5-47 GHz、47.2-50.2 GHz、50.4-52.6 GHz、66-76GHz和81-86GHz等多个频段。为了满足5G通信对多个毫米波频带的支持，宽可调范围低相位噪声的压控振荡器（VCO）成为了目前的研究热点。多模VCO是一种宽带VCO技术，通过开关或者其他网络的切换，可以使得VCO工作在不同的模式，从而实现更宽的带宽，是一种潜在的实现宽带覆盖的技术之一。
赛题任务
1. 设计一个满足指标要求的高性能毫米波倍频程压控振荡器。通过调研自选方案，对倍频程毫米波VCO电路进行原理图、版图设计，完成EM仿真及后仿真。
2. 推荐采用65nm CMOS PDK，也可选用40nm CMOS等其他工艺。
设计流程
(1) 原理性仿真
进行原理性仿真，通过仿真理解多模VCO的工作原理，实现目标功能。
(2) 前仿真
基于CMOS工艺PDK，进行前仿真，采用rf元件，电感及变压器可采用合理的带Q模型。
(3) 后仿真
完成版图，进行EM仿真，完成后仿真。
设计指标
毫米波VCO设计指标要求
3. 工艺：推荐65nm CMOS工艺
4. 调频范围：覆盖20~40GHz
5. 全频带相位噪声：<-100dBc/Hz @ 1MHz offset
6. 全频带FoM值：>180dBc/Hz @ 1MHz offset
7. 晶体管任意两端峰值瞬态电压：<1.2倍标准VDD
8. Buffer 驱动 50ohm 负载输出功率不低于-10dBm
9. 振荡器核心（不含 buffer）功耗不高于 15mW
模拟与混合信号电路赛道
【艾为杯】
杯赛题目：高压轨到轨输入输出运算放大器
参赛组别：A组、B组
赛题任务
设计一款能工作在36V高压下工作的轨到轨输入输出的运算放大器；对高压器件需要提供相关BV数据，保证能在最高电压下工作；如用到低压器件，则需提供相应防护。
设计指标：
1. 工作温度：-40℃～+125℃；
2. 工作电压：3.5V～36V；
3. 输入共模范围：（V-）-0.1～（V+）+0.1V；
4. 开环增益(AOL) 全温下 > 100dB 条件：(V-) + 0.2V < VOUT < (V+) - 0.2V,RL = 10kΩ，VDD=36V ；
5. 共模抑制比(CMRR) 全温下 > 100dB 条件：(V-) - 0.1V < VCM < (V+) + 0.1V, RL=2kΩ，VDD=36V ；
6. 电源抑制比(PSRR) 全温下 > 100dB 条件：VDD = 3.5V to 36V, RL=2kΩ;
7. 增益带宽积(GBW)2.5MHz, CL=50pF;
8. 相位裕度(PM)> 60度（单位增益下，CL=50pF）;
9. 摆率(SR)：> 8V/uS, 条件： VDD=5 ~ 36V， G=+1；
10. 等效输入噪声(EN) < 3μVpeak_to_peak（0.1～10Hz）;
11. 噪声密度(eN) < 15nV/√Hz (f=1kHz);
12. 输出响应时间(Ts)：< 2μs（G=+1,10V STEP,建立精度0.1%,CL=50pF）;
13. 输出摆幅：(VSWING,VOH&VOL) < 200mV, VDD=36V, RL=10 kΩ;
14. 短路电流: (ISC,ISINK,ISOURCE) < 50mA, VDD=36V;
15. 失调电压全温度(VOS)< 3 mV; (3σ值)
16. 整体功耗(IQ)： < 1 mA
17. 工艺：90nm~0.35um ，一般主流的晶圆厂0.18BCD都可以，比如台积电，SMIC的V3E，华虹都可以；
整体性能指标计算公式如下，其中norm值为设计指标中参考值，所计算FOMAW需体现在设计文档与汇报PPT中：
附加题
1. 输入失调电压：<25μV (3σ值)
2. 输入失调电压温漂：<50nV/℃
【圣邦杯】
杯赛题目：基于COT架构的DC-DC Buck Converter设计
参赛组别：A组、B组
赛题背景
DC-DC buck Converter电源芯片因具有全负载范围良好效率且兼有小巧的体积，是当下高端电子系统中最为常见的芯片，如服务器、基站、PC主板、手机等都会应用多颗不同用途的DC-DC芯片。当芯片工作于中等和重负载时，PWM控制状态表现出高效率、低输出电压纹波和噪声，是理想的电源选择。而芯片工作于轻负载和空载时，PFM控制状态和休眠状态又能极大的降低供电消耗，延长供电电源或电池的待机时间。集成了开关管和较高工作频率的DC-DC芯片减小了外围器件的数量和体积，为集成度要求高的设备如手机提供了友好的解决方案。而目前电源设计师们仍然在向更低功耗、更高效率、更小体积、更快的瞬态响应、更稳定的工作状态等目标努力。
DC-DC转换器自诞生以来先后发展出多种基本架构，如电压模式(VM-Voltage Mode)、峰值电流模式(PCM-Peak Current Mode)、迟滞控制模式(Hysteretic Control Mode)、恒定开启时间模式(COT-Constant on-time Mode)、恒定关闭时间模式(CFT-Constant off-time Mode)等。由于这些基本架构各有优缺点，近年来设计师们又将它们做了融合发展，设计出瞬态响应更快的自适应恒定开启时间模式(ACOT-Adaptive Constant on-time Mode)。
赛题任务：
设计一款基于自适应恒定开启时间（Adaptive Constant on-time）架构的buck型DC-DC Converter芯片电路，完成描述的特性和基本设计指标，期待有余力者完成进阶指标。推荐采用0.18μm BCD工艺。
电路方案应具有以下特性：
1. 采用NMOS+NMOS的同步整流驱动方式。
2. 可通过外部“MODE”PIN脚设置工作模式： Force PWM模式或者PWM/PFM自适应模式。
3. 其中PWM/PFM自适应模式是指系统处于轻载工作条件下工作于PFM、中等负载或者重负载工作于PWM模式，在极轻载时设计节能模式PSM（Power Save Mode），以降低芯片自身功耗。随负载变化能够在PFM与PWM之间平滑过渡。
4. 尽可能地保证在不同工作条件（输入电压/输出电压/负载）下的频率稳定性（工作在PWM模式时）。
5. 内置软启动功能，预偏置（Pre-bias）启动功能，输出短路/过载保护功能，过温保护功能。
6. 芯片应采用内置环路补偿方式，外围器件以最精简为优，推荐采用0.24μH电感，22μF Low ESR陶瓷电容，4.7μF输入电容，合理取值的输出反馈分压电阻。设计者也可以酌情增加能够明显提高芯片稳定性、效率、瞬态响应的无源器件，并说明其功能和效果。
本题目设置了基本设计指标和进阶设计指标，参赛者应完成基本设计指标，如能实现进阶设计指标(不限数量)则可获得加分。
组委会专家以架构相符度、指标完成数量和质量、提交内容质量、答辩质量等作为评分标准。参赛者也可以增加未提及的特色功能和指标，如受到专家认可则能获得酌情加分。
基本设计指标
1. 输入电压(VIN)：2.5V~5.5V
2. 工作温度：-40℃~125℃
3. 输出电压：0.8V~4V，由外部分压电阻网络设置
4. 最大持续输出电流：3A
5. 工作频率（VIN=3.3V，VOUT=0.9V/1.5A）：4MHz，其他条件尽量保证频率变化小
6. 静态电流(no switching Iq)：≤40μA
7. FB反馈电压：0.6V
8. 短路/过载保护
9. 最小开启时间：40ns
10. 内置软启动时间：300μs
11. 功率管阻抗：可以在效率和尺寸之间折衷确定，以VIN=3.3V，VOUT=0.9V/1.5A附近效率达到最优
12. 稳定性：在全输入、输出电压范围内，轻重负载应当工作稳定，瞬态响应稳定
以下指标以输入电压3.3V，输出电压0.9V作为工作条件
1. 输出电压纹波：输出电流3A时，纹波电压< 5mV；输出电流1mA时，纹波电压< 20mV
2. 输出电压精度：PWM工作时<1%, PFM/PSM工作时<2%
3. 负载调整率：<0.01%/A，使芯片工作于PWM的输出电流范围内评价
4. 线性调整率：<0.04%/V，输入电压2.5V~5.5V，使芯片工作于PWM的输出电流范围内评价
5. 效率：
i. 输出电流1mA>85%，
ii. 输出电流3A时，效率>75%
iii. 最佳效率>90%(IOUT=1.5A)
6. 瞬态响应(Force PWM模式)：
i. 负载电流0A至3A跳变，电流变化率为1A/μs，undershoot电压< 50mV
ii. 负载电流3A至0A跳变，电流变化率为-1A/μs，overshoot电压< 60mV
仿真说明：模块电路指标仿真条件应覆盖工艺角TT/FF/SS、温度点-40℃/25℃/125℃组合，输入电压2.5V/3.3V/5.5V。整体电路指标仿真数据可以从模块电路指标仿真数据中借鉴参考的可以参考并作说明，不能参考的应当实际仿真。
进阶设计指标(各项分值占比相同)
1. 静态电流(no switching Iq)：<10μA，应用低功耗设计思路和技术
2. 实现上管自举电容内置方案，并且支持100%占空比开启功能，相应输出电压范围支持 0.8V~ VIN
3. 软起动功能变更为固定斜率的启动方式，10mV/μs
4. 从短路/过载状态恢复时，输出电压恢复状态平滑、不发生overshoot
【芯海杯】
杯赛题目：18位高精度SAR ADC设计
参赛组别：A组、B组
赛题任务：
设计一款可以用于消费类及工业测量应用的高精度SAR ADC，可以是纯SAR ADC架构，也可以是SAR ADC与其它类型的混合架构。 该电路可满足多种消费类测量场景应用（如温度测量，电机控制等），及工业测量场景应用（如工业自动化监测，电力电网监测等）。
设计指标：
18位高精度的SAR ADC设计：
1. 工作温度：-40℃～+85℃
2. 工作电压VDD：3.3V±0.3V（模拟部分，数字部分电压不限）
3. ADC分辨率：18 bit
4. 吞吐率：≥500KSPS
5. 外部参考Vref：2.5V
6. 差模输入范围：±Vref
7. 共模输入范围：Vref/2±50mV
8. 增益误差：±0.01%
9. 输入失调电压：±3mV
10. 积分非线性：±4LSB（典型值）
11. 微分非线性：±1LSB（典型值）
12. 信噪失真比：95dB@fin=1kHz；91.5dB@fin=100kHz（典型值）
13. 无杂散动态范围：110dB@fin=1kHz；100dB@fin=100kHz（典型值）
14. 功耗:≤15mW（0.5MSPS，外部参考电压）
15. 工艺：≤0.18 µm
附加题或进阶指标：
ADC分辨率可配置为12位
1. ADC分辨率：可从18位配置为12位
2. 吞吐率：可提升为≥5MSPS（分辨率12位）
3. 外部参考：2.5V
4. 差模输入范围：±Vref
5. 共模输入范围：Vref/2±50mV
6. 增益误差：±4LSB
7. 输入失调电压：±3mV
8. 积分非线性：±1LSB（典型值）
9. 微分非线性：±1LSB（典型值）
10. 信噪失真比：73dB@fin=100kHz；70dB@fin=1MHz（典型值）
11. 无杂散动态范围：85dB@fin=100kHz；80dB@fin=1MHz（典型值）
12. 功耗：≤2.4mW（12B，5MSPS，外部参考电压）
数字与SoC设计赛道
【安谋科技杯】
杯赛题目：基于Arm处理器的智能游戏机设计
参赛组别：A组、B组
赛题内容：
本赛题要求参赛选手基于Arm® Cortex™-M0或M3处理器在限定的FPGA平台上构建具备可演示性的游戏机片上系统，完成一个游戏内容。在此基础上增加适当的功能以展示显示技术、人工智能、物联网和智能传感器在游戏机中的应用，要求实现的智能游戏机具有实用性、可演示性和创新性。具体要求如下：
1. 在Arm官网申请下载 Cortex-M0或M3 DesignStart™ Eval处理器IP，在指定的FPGA型号（共两款：一款基于安路科技的EG4S20，一款基于安路科技的PH1A60）上构建Cortex-M0或M3片上微处理器子系统。下载链接：https://www.arm.com/resources/free-evaluation-arm-cpus
系统应至少包含：
(1) Arm Cortex-M0或M3处理器；（可以根据自己设计需要选择M0或M3处理器，但若选择使用PH1A60板卡，则必须使用M3处理器内核。）
(2) 利用片上或板上资源实现的ROM与RAM；
(3) 支持外部在线开发调试的SWD或JTAG调试接口；
(4) 与芯片外部引脚连接的GPIO外设。
(5) 使用Keil® μVision工具编写并生成软件程序，实现对于SoC上运行的软件程序的在线实时调试。将对应的输入、输出引脚连接至板上开关与LED，确认程序正确运行。
2. 基于上述内核，设计任意可实现的内容健康的、有充分人机互动效果的游戏内容。
(1) 设计相应的接口电路并编写驱动程序，实现输入输出控制功能（包括不限于手柄、摇杆、鼠标、键盘、舵机、机械臂、电机等）；
(2) 设计相应的接口电路并编写驱动程序，实现图像显示功能（可自由选择使用VGA、HDMI或者LCD屏显示，但不得使用UART智能屏）；
(3) 设计相应的接口电路并编写驱动程序，实现游戏音乐功能（可使用蜂鸣器或者外置喇叭）；
3. 在以上硬件基础上，完善游戏内容，使游戏具有可玩性和趣味性，拥有完整的游戏流程；
4. 为游戏机增加智能环节，在确保游戏流畅的前提下增加例如图像识别、语音识别、体感捕获、手势识别、智能电机控制、机械臂控制等功能。
5. 鼓励自制外设板卡。
6. 除主FPGA外，不得使用任意外置可编程处理器如MCU、CPU、DSP、GPU、NPU等，根据设计需求可适当使用带ISP、音频编解码器、ADC/DAC、无线通信等外部模块或芯片，鼓励尽可能利用FPGA内部资源根据需求定制简洁高效的处理单元。
7. 若使用多颗FPGA（均需为限定使用的型号）设计，评委将根据必要性和经济性进行酌情扣分。
【景嘉微杯】
杯赛题目：一种RGB数据无损压缩/解压单元
参赛组别：A组、B组
赛题背景
在GPU、AI等芯片设计领域，存储器访问往往是系统性能的瓶颈，提高存储器的访问效率对于提升芯片性能的意义重大，其中对颜色缓冲区数据（RGB）的频繁读写对性能的影响很大；本课题从数据压缩的角度，通过减小访问颜色缓冲区的数据量来提高存储器的带宽和访问效率。
赛题任务
实现一种RGB数据（二进制数据）的无损压缩/解压单元，用于GPU或其它存储器图形图像访问密集的系统中，利用无损数据压缩技术降低存储器带宽，提高访问效率。总体要求：
1. 研究一种高效的RGB数据压缩/解压算法；
（1）支持线性块或二维块的RGB数据压缩和解压；块大小支持256Byte/512Byte/1KByte；
（2）输入：压缩：指定的图像RGB数据；解压：压缩后数据；
（3）输出：压缩：压缩后的数据；解压：解压后RGB数据；
（4）语言及标准: c99 without libs；
（5）结果评价：输入压缩后数据执行解压后得到的结果与原始图像完全一致；统计压缩后数据大小与原始图像数据大小比例得到压缩率；能正确完成原图像指定大小块的压缩和解压。（输入原始图像由主办方提供）
2. 采用verilog语言实现该单元：
(1) 支持1个AXI slave接口；
(2) 支持1个AXI master接口；
(3) 上述两个接口均支持AXI4协议，数据位宽需支持128bit、256bit、512bit（至少支持一种数据位宽，支持多种为加分项）；
(4) 支持1个AHB/APB接口用于寄存器配置（寄存器由参赛队伍自行定义）；
(5) 支持线性存储数据和按块存储数据（线性数据块或二维数据块大小支持256Byte/512Byte/1KByte）的压缩/解压；
3. 在FPGA上进行验证（开发板推荐：ZYNQ-7000系列或ZYNQ-ULTRASCALE系列，如：z-7535/z-7045/z-7100系列或ZU4EV/ZU5EV系列；允许参赛队伍自己选择开发板）：
（1）CPU将原始图像数据通过PCIE（或内部总线）写入开发板的DDR中；
（2）启动一个DMA模块，将DDR中的图像数据读回，通过AXI总线发送给压缩单元，压缩单元执行压缩并写回到DDR中另外一块地址空间（与原图像的存储空间不同），压缩完成后，CPU读出压缩后图像数据写入文件，统计压缩率；
（3）启动解压单元，将（2）中的压缩数据读回执行解压，通过AXI发送给DMA模块，由DMA模块将解压后数据写回到DDR中另外一块地址空间（与（2）中的存储空间均不同），解压完成后，CPU读出解压后图像数据写入文件，判断正确性；
（4）以上（2）和（3）均需支持指定块大小数据的压缩和解压；
4. 提交详细设计文档，包括：算法设计说明、实现函数说明，寄存器说明，RTL模块设计说明、仿真验证环境及说明、性能评估说明、FPGA验证报告；
【芯原杯】
杯赛题目：基于芯原DSP核的智能语音识别SoC设计
参赛组别：A组、B组
赛题背景：
基于芯原自主半导体IP搭建的技术平台，可以快速设计出满足不同应用的SoC产品，实现自主可控国产SoC芯片，帮助缩短产品的上市时间。
赛题任务：
本课题要求参赛选手在基于芯原自主DSP(数字信号处理器)核ZSPNano的语音处理SoC设计平台上设计具备智能语音处理的SoC。配合现有的平台，要求选手设计满足需求的AHB和APB总线，实现音频数据输入、输出。
具体要求如下：
1. 下载芯原基于ZSPNano的语音处理SoC设计平台，系统框图如下：
(1) ZSPNano处理器及Boot ROM；（下载包提供DSM）
(2) System SRAM缓存；（下载包提供仿真模型）
(3) AHB Bus，APB Bus及AHB2APB Bridge；（要求选手自行设计）
(4) APB外设接口；（下载包提供PDM，I2S，GPIO，I2C及Timer，Watchdog，SysCtrl）
(5) Clock & Reset控制模块；（下载包提供系统所需的Clock和Reset）
2. 基于上述基础平台，选手根据下载包提供的SoC design Spec完成设计任务。包括：
(1) 设计SoC系统AHB-Lite总线：1x Master，2x Slaves；
(2) 设计SoC系统APB总线：可支持7 APB外设；
(3) 设计AHB到APB的转接bridge。
3. 基于平台，选手根据下载包提供的DV Plan，编写C测试用例完成SoC验证任务。包括：
(1) 验证完成规定的GPIO点灯仿真；
(2) 验证完成Watchdog喂狗使SoC可以正常运行；
(3) 验证使用SysCtrl配置改变I2C，PDM，I2S的时钟频率；
(4) 验证用I2C配置PDM数字Microphone model输出数字音频数据到SoC；
(5) 验证基于Timer定时的从PDM接口接收音频数据到Sys-SRAM，然后把Sys-SRAM的数据从I2S接口输出的功能验证；
(6) 系统从低功耗Sleep模式进行智能语音唤醒的全过程性能验证并评估性能指标；
处理器设计应用赛道
【平头哥杯】
杯赛题目：基于无剑100开源SoC平台构建双核TEE安全系统
参赛组别：A组、B组
赛题任务：
随着物联网(IOT)的高速发展，信息安全问题突显，可信执行环境（Trusted Execution Environment，TEE）是保障信息安全的有效手段，因此在RISC-V处理器上构建TEE的安全能力是眼下比较热门的话题。
本赛题旨在利用平头哥开源的RISC-V处理器（E902）设计一个支持TEE的最小系统，为RISC-V处理器构建TEE的安全原型。双核TEE安全架构中，其中一个E902核心用作安全核，运行安全世界程序，另一个E902核心用作非安全核，运行非安全世界程序。通过双核方案实现CPU在物理上的隔离，并且需要设计一个IOPMP(物理地址访问防火墙)，来确保非安全世界的master设备(包括非安全CPU和非安全外设)无法访问安全世界的资源，包括内存和MMIO。E902安全核和非安全核之间的通信需要用到mailbox设备，安全世界的mailbox属于安全设备，非安全世界的mailbox属于非安全设备。系统需要实现安全启动方案，安全CPU核心需要对软件镜像进行合法性校验，在完成软件镜像的合法性校验以及安全配置之后再启动非安全CPU核心的运行。
【芯来RISC-V杯】
杯赛题目：蜂鸟E203 RISC-V内核的优化、扩展及应用
参赛组别：A组、B组
赛题任务：
基于蜂鸟E203 RISC-V内核的现有实现进行一定性能优化，以及扩展运算算子进行算力的提升。在此基础上完成系统级应用的实现，要求所实现的应用系统具有创新性、实用性以及市场应用前景。
【飞腾杯】
杯赛题目：基于飞腾教育开发板的图像处理系统设计
参赛组别：A组、B组
赛题要求：
参赛队伍基于飞腾教育开发板独立完成一个具有创新性的应用系统的构建，该应用系统应该充分发挥飞腾CPU的并行加速特性（NEON、多核编程）。
应用系统可以围绕下列领域（包括但不限于）展开：图像处理、传感器感知、工业控制及自动化、电机控制、物联网终端、车载电控单元、消费电子产品、智能硬件、人工智能、基于开发板的软件平台开发等。
对于赛题的建议是可自行设置命题，也可以选择定向命题。
FPGA设计与应用赛道
【紫光同创杯】
杯赛题目：基于紫光同创FPGA的图像采集及AI加速
参赛组别：A组、B组
赛题内容
用HDMI接口、光纤、网口、摄像头的一路或者几路作为信号的输入源（数据源为基于开源目标数据集VOC等数据集实现目标检测功能），实现一路或者多路的源端视频采集，参赛者可自行选择AI模型（如SSD、YOLO等），设计硬核加速器，并将待识别的物体进行标记和显示，并将采集的一路或者多路视频源进行拼接融合后发送到HDMI进行回环输出（一路视频不存在拼接，仅进行回环输出），将识别后的图像视频通过PCIE在上位机展示。
注：
1、视频采集内容可选择固定的视频，循环播放，实时处理；
2、FPGA主要完成采集和拼接及部分加速，其中AI部分可结合PC完成
3、杯赛方将提供PCIE参考设计，参赛者需要学会调用；
4、可使用PC和FPGA协同处理，体现软硬件协同的处理能力。（信号流框图如下）
【海云捷迅杯】
杯赛题目：基于FPGA机器视觉缺陷检测的实现
参赛组别：A组、B组
设计任务：
本赛项涉及的机器视觉系统是工业自动化关键技术，机器视觉系统在制造业升级为智能制造的过程中发挥了重要作用。
本次杯赛要求选手通过获取PL端摄像头数据，完成图像预处理，使用提供的模型和CNN加速器进行推理，并将推理结果叠加到原视频流，通过PL端HDMI接口进行输出。
使用带框架的FPGA AI加速器，虽然比较便利，但是会消耗一定的时间来处理框架开销，会降低加速器性能，影响视频流输出显示的帧率。
我们鼓励选手对AI框架进行深度优化，从而更高效的利用CNN加速器。同时鼓励选手自行设计PL端CNN加速器，以获得更高的帧率输出。
设计指标：
1. 本次比赛全程可使用提供的AIEP（人工智能边缘实验平台）作为赛题硬件平台，如果有特殊需要，可申请使用开发板；
2. 如有选手需要进行模型训练，需使用自己的笔记本或台式机，也可以使用百度飞桨AI Studio等算力平台；
3. HDMI输出刷新帧率不低于1FPS；
4. 推理结果刷新速度不低于1FPS；
5. 可自行选用合适的模型（我们会提供基于SSD-MobileNetV1的Demo）；
(1) 可利用提供的缺陷数据集进行模型训练和部署；
(2) 训练出的模型，对提供的缺陷样本推理准确度至少达到80%；
(3) 训练好的模型，需要成功在AIEP（FPGA开发板）上部署并获得结果输出。
半导体产业链赛道
【华大九天杯】
杯赛题目: OLED建模优化算法
参赛组别：A组、B组
赛题背景：
有机发光二极管器件（OLED）的建模、设计和仿真,是支撑高清液晶显示、VR/AR硬件、元宇宙、新能源汽车主控屏等重要应用场景的核心技术之一。随着产品性能提升，设计端对器件模型的要求也越来越高，传统的简单标准二极管模型已无法满足目前仿真需求。但是目前为止业界针对OLED仿真过程中所用到的器件模型并未形成统一的标准，需要基于compact model、marco model（subcircuit）、verilog-A等多种方法或者形式建立OLED模型。
XModel是国产EDA龙头企业华大九天完全自主知识产权的一站式半导体器件建模工具，可以为用户提供高效的模型提取解决方案，支持各类硅基金属氧化物器件、高压器件、宽禁带半导体器件以及平板显示器件等不同类型的器件模型提取。
赛题任务：
设计一套高效快速准确的基于XModel工具的OLED建模优化算法。
设计指标：
1. 提取出来的模型必须包含器件基本IV/CV特性及基本器件效应，相关数据杯赛企业会后续提供。
2. 精度要求：提取出来的模型与实际需要fitting的数据RMS误差不超过5%，在此基础上，精度越高得分越高。
3. 收敛性及扩展性：提取出来的模型单管和典型电路中的仿真收敛性能够正常仿真，收敛速度越快得分越高。提取出来的模型对电压，器件尺寸的scaling变化具有预测性，预测出来的趋势符合实际特性，量化误差不超过30%。相关数据由企业提供，量化误差指的是器件电压、尺寸外延扩展后的数据与实际测试数据（IV/JV、CV特性）
4. 速度要求：设计出来的优化算法在自动提取下满足精度的同时，时间不超过10min，在此基础上，时间越短得分越高。
附加题或进阶指标：
1. 完成基本特性表征后，能够提出更复杂的器件效应，且给出该效应的物理机制、测试或仿真方法、建模方法可以作为附加项得分。
2. 总结当前所建立模型的优缺点，并提出未来可优化方向可以作为附加项得分。
【曾益慧创杯】
杯赛题目：数模混合信号芯片测试
参赛要求：仅限A组
赛题背景：
曾益慧创杯（原NI杯）是大赛最早设立的半导体测试赛项，赛项至今已经经过了5年的经验积累，参赛体验广获参赛师生的好评。
赛题围绕半导体测试工程师的必备知识和技能设置，帮助参赛者通过赛题的实践来学习半导体测试原理和方法，锻炼半导体测试仪器设备的使用，搭建测试系统和编写测试程序的技能，完成赛题培训和全过程实践的同学，将达到初级半导体测试工程师的就职要求。
赛题任务：
赛题分初赛、分赛区决赛和全国总决赛三个阶段，贯穿行业半导体测试的整个环节。
赛题选择的测试对象（DUT）为多功能MCU芯片。随着集成电路技术的发展进步，MCU芯片内部已经集成了微处理器、ADC、DAC、放大器、存储器等多种器件，是学习和实践数模混合信号芯片测试的绝佳载体。
初赛阶段，参赛者需要完成MCU芯片的Test Plan，撰写测试方案文档，根据提交的Test Plan文档评分晋级分赛区决赛。
分赛区决赛阶段，参赛者拿到MCU芯片样片板卡，在规定时间内现场完成要求的测试系统搭建，并用IECUBE-3100测试平台完成对芯片功能的手动测试，根据现场的测试电路搭建以及测试结果评分晋级全国总决赛。
全国总决赛阶段，参赛者拿到含有MCU芯片样片的Load Board，现场完成芯片量产测试程序开发，实现芯片的自动化测试，根据现场的量产测试程序以及芯片的自动化量产测试结果评出奖项。
【信诺达杯】
杯赛题目：模拟芯片测试
参赛要求：仅限A组
赛题背景
前几届数字芯片赛题方向与难度系数受到了参赛院校与学生的高度认可，第七届拟模拟器件为赛题，虚拟测试环境链接（后续关注更新版）：（https://pan.baidu.com/s/1qWWtjAgjSyGbCUKwne18Nw 提取码：dr83），加强学生对硬件操作的体验，转化数模电理论知识，延续集成电路工业级项目式学习模式，深化对C语言编程及英文文档信息提取等能力的考察，培养学生对IC测试技术的认识，提升工程实践中解决问题的能力。
创业实践赛道
【富满微杯】
杯赛题目：芯片设计创新成果
参赛要求：A组、B组
赛题内容：
1. 参赛项目的主体部分为一个或多个具备特定功能的芯片或IP设计成果。芯片类型，应用场景，制造工艺以及使用功能不限，但应当在技术上具备创新性，或在应用上具备市场价值；
2. 芯片设计成果技术指标不限，要求与所对应的功能匹配；
3. 要求完成从算法，电路，仿真，版图，验证等全流程设计，完成流片测试或者芯片应用系统验证者加分。如为项目需要，可以采用FPGA验证；
4. 参赛团队成员应当主导或深入参与了本参赛芯片设计成果的开发，参赛经过了本芯片成果所有方的授权；
【加速科技杯】
杯赛题目：芯片应用与产业链创新成果
参赛要求：A组、B组
赛题内容：
1. 参赛项目的主体部分为芯片创新应用成果，应用领域不限，可包括但不限于网信系统、汽车电子、智能终端、5G、物联网，信息安全等方向；
2. 参赛项目也可以为半导体产业链上的创新成果，可包括但不限于如下方向：
（1）芯片创新应用成果，应用领域不限，可包括但不限于网信系统、汽车电子、智能终端、5G、物联网，信息安全等方向；
（2）半导体产业链上的创新成果，可包括但不限于半导体材料、器件、设备、工艺、EDA工具等；
（3）半导体测试设备的功能实现、先进集成电路芯片商业测试案例开发；
3. 创新成果应当在技术上具备创新性或在应用上具备市场价值；
4. 参赛团队成员应当主导或深入参与本创新成果的开发，参赛团队经过了本项目成果所有方的授权。
芯片设计与应用本科赛道
【Robei杯】
杯赛题目：可重构智能硬件及机器人设计
参赛要求：仅限A组
赛题背景
科技的进步让智能化设备进入到家庭生活的方方面面，所有带电机的智能化设备可以看作是一个个的机器人。智能机器人已经存在于人类生活的各个角落，比如空调、洗衣机、冰箱、扫地机、电视机、打印机、饮水机、办公桌椅等都已经具备智能化。但是现有的机器人采用ARM控制器进行控制，响应操作通过中断的方式实现，无法实现多任务的并行处理和无法应对未知环境下的新任务和新操作。未来的机器人一定可以实现同一设备多任务多功能，而非局限于特定的工作种类。一套设备多种用途也就是“一芯多用”的可重构机器人平台将会是未来生产生活中必不可少的组成部分。
初选赛赛题任务
针对于家居、办公等常见的问题进行解决或者现有设备进行升级改造，实现可重构的智能机器人平台，更好的为人类的生产生活提供高效的服务。采用Robei EDA工具和一块FPGA进行开发，设计中包含环境感知、信息处理（滤波）、多传感器融合、决策、电机控制等必要的环节，不允许使用MCU或CPU等处理器，纯Robei EDA和FPGA实现。比赛要求参赛选手提供Robei EDA分模块的仿真验证、FPGA工程文件、演示视频、PPT、项目的Word文档，文件资料不全按照弃赛处理。
总决赛赛题
总决赛采用若贝公司统一提供的高端可重构机器人平台进行比赛，比赛平台所提供的设备参数全部属于公开资料，相关链接：http://robei.com/read.php?id=156
总决赛以现场任务赛的方式实现，依据完成任务的时间、效果进行评分，外加一个附加分项实现难度的提升。比赛赛题和评分方法在总决赛当天上午公布，选手有一上午的时间完成调试、程序设计，中午全部收回设备并编号，下午依据现场运行情况进行打分。
【雨骤杯】
杯赛题目：基于“IOC片上仪器”构建自主可控智能硬件与集成电路测试系统
参赛要求：仅限A组
赛题内容：
2023年全国大学生集成电路创新创业大赛—— “雨骤杯”由全球“片上仪器”引领者雨骤科技(中国)有限公司领衔支持，致力于将最前沿的IOC（Instruments on Chip）片上仪器技术与智能硬件相结合，将工业界先进的“芯片+软件即仪器”理念带给每一个参赛团队。
概述：基于雨骤片上仪器平台的模拟与数字I/O为核心，借助灵活开放的API、 “自定义RTL片上仪器”模块搭配自选的外设传感器，执行器等外部模块，设计具有“输入数据采集”，“信号分析/处理”，“执行输出/显示”的智能硬件系统，并从外设传感器/执行器中自选任一核心芯片（模拟IC, 数字IC，数模混合IC等）配套设计并实现该芯片的自动化功能/故障检测及性能测试系统，以验证该核心集成电路的有效性，在外设核心芯片出现故障时能及时排查并及时替换，恢复整个智能硬件系统的有效性，减少系统宕机时间，提升系统可靠性。
要求智能硬件设计部分以雨骤片上仪器平台为核心（避免使用其他嵌入式处理器含进口处理器），设计部分的传感器和执行器外部模块无以上限制。要求充分使用片上仪器平台的模拟与数字I/O。
要求智能硬件的核心芯片测试部分必须充分利用雨骤“IOC片上仪器”的模拟以及数字I/O，可以选择使用片上仪器上位机API或者选择使用“自定义RTL模块”来完成对芯片的自动化功能/故障检测及性能测试。可根据作品需要酌情使用“雨骤云编译”模块，USB hub扩展模块等。所实现的作品具有创新性，实用性以及一定的市场应用场景与创业价值。
【国家集创中心杯】
杯赛题目：基于运算放大器的芯片设计验证全流程
参赛要求：仅限A组
赛题背景
选取本科生较为熟悉的运算放大器为赛题设计对象，提供正版授权的华大九天EDA工具和公版PDK，配合系统化的赛题培训，通过整个赛题的实践过程全方位锻炼和提升学生芯片设计、验证、测试的综合能力。
赛题任务
以应用于数模混合信号芯片中的运算放大器为对象，完成芯片设计验证的全流程，包括运算放大器的电路和版图设计、设计阶段的前仿和后仿验证、以及对芯片测试方案的设计。
设计指标
1. 使用0.18μm工艺进行设计（华大九天EDA工具和公版0.18μm PDK）。
(1) 电源电压：1.8V±10%
(2) 工作温度，①25℃，②0℃至50℃，③-20℃至85℃，④-40℃至+125℃
设计指标
进阶指标
1. 工艺角下（TT，SS，FF，SF，FS）仍可以满足指标要求；
2. 只考虑器件失配（忽略工艺角）的蒙特卡洛仿真（计算4.5个Sigma偏差）仍可以满足指标要求。
【算能杯】
杯赛题目：基于TPU芯片的边缘计算系统设计
参赛要求：仅限A组
赛题背景：
随着数据中心、自动驾驶等高的场景，迫切需要更大更充足的算力来满足繁杂的计算任务，因此大算力AI芯片也成为支撑这些领域
算能公司致力于成为全球领先的通用算力提供商，承续了比特大陆在AI 领域沉淀多年的技术、专利、产品和客户，专注于人工智能芯片以及相关产品的研发与推广应用。以自研AI专用芯片TPU（Tensor Processing Unit, 张量处理器）为核心打造覆盖“云、边、端”全场景算力产品矩阵，为城市大脑、智算中心、智慧安防、智慧交通、安全生产、工业质检、智能终端等应用提供算力产品及整体解决方案。TPU与同期的CPU和GPU相比，可以提供15-30倍的性能提升，以及30-80倍的效率（性能/瓦特）提升。人工智能旨在为机器赋予人的智能，TPU承载机器学习是实现人工智能的强有力方法。
所实现的作品具有创新性，实用性以及一定的市场应用场景与价值。
算能杯，主要强调参赛选手对AI应用于TPU，充分利用TPU资源实现AI新应用的创新能力，重点应用场景为：机器视觉，以及机器视觉在机器人、无人机等无人场景中的检测和应用。
赛题任务：
1. 硬件环境：
以BM1684芯片为核心的开发板为基础，设计中必须要把TPU的AI加速特性应用起来，体现TPU的独特优势，充分利用TPU芯片的超强算力。根据场景需求实现最优配置，最合理成本，最优能耗，最优功能选择。可以自行开发相关硬件，作为系统外设，或者添加FPGA等芯片作为TPU的异构加速器实现更多功能和更优算法。
2. 选题内容：
基于TPU实现新应用和新算法，可以围绕下列领域（包含但不限于）展开：安全生产、通用园区、智慧食品安全、智慧城管、智慧电力、公共安全、智慧交通、智慧煤矿、机器人、无人机、机器视觉等。搭建整套边缘计算系统，并实现相应功能。
【免责声明】：本站部分文章为转载或网友发布，目的在于传递和分享信息，并不代表本网赞同其观点和对其真实性负责；文章版权归原作者及原出处所有，如涉及作品内容、版权和其它问题，我们将根据著作权人的要求，第一时间更正或删除。
