数字IC后端设计高频名词盘点！

沟通是IC工程师工作中必不可少的一部分，沟通的过程中也不可避免地需要用到英语或者英语缩写。

本文在之前的基础上补充了一部分专业词汇。如果在座的各位大佬还有补充或纠正的话，欢迎留言/评论。

纳米级设计：在半导体器件中，常使用金属互连线来连接电路中的不同部分，从而实现设计。随着工艺技术的发展，这些互连线逐渐开始影响设计的性能。对于深亚微米或者纳米级别的工艺技术，互连线间的耦合效应会带来噪声串扰，而这两者都会限制设计的运行速度。虽然噪声串扰带来的影响在老一代的工艺技术下是可以忽略不计的，但在如今纳米级别下已经不容忽视了，因此不论是物理设计还是设计验证都应考虑到噪声和串扰的影响。

静态时序分析（STA）：是用来验证数字设计时序的技术之一。

为何使用静态时序分析：STA是一种可以验证设计中所有时序要求的详尽方法，而其他时序分析方法例如时序仿真则只能验证到被当前激励执行到的那一部分时序路径。基于时序仿真的验证完备性取决于施加激励的完备性。如果使用时序仿真来验证一个千万门级别的设计，速度将会非常慢，并且实际上也无法充分验证。

因此，想要基于时序仿真的方法来进行详尽的时序验证是非常困难的。相比之下，STA则提供了一种更快更简单的方法去分析并检查设计中的全部时序路径。鉴于如今的ASIC设计规模已达千万门级别，STA已经成为了详尽地验证设计时序的必要方法。

PT：Prime Time 是一个静态时序分析工具。

单元（standard cell）：芯片中的大多数复杂功能通常是使用基本构建块（basic building block）来设计的，这些基本构建块实现了简单的逻辑功能，例如与、或、与非、或非、或与非，与或非以及触发器（flip-flop）。这些基本构建块是预先设计的，称为标准单元（standard cell）。

STA分析步骤：

1.设计被分解成若干时序路径；

2.计算每条时序路径的延时；

3.路径上的延时是否满足时序约束。

线负载模型（wireload model）：floorplan或layout之前，可以使用线负载模型（wireload model）来估计由互连线带来的电容、电阻以及面积开销。线负载模型可用于根据扇出数量来估计net的长度，线负载模型取决于（block）的面积，具有不同面积的设计可以选择不同的线负载模型。线负载模型还可以将net的估计长度映射（map）为电阻、电容以及由于布线而产生的相应面积开销。

Lib：全称liberty library format(以.lib结尾)，用于描述物理单元的时序和功耗信息的重要库文件。lib库是最基本的时序库，通常文件很大，分为两个部分，第一部分定义了物理单元库的基本属性，它包括：

1）单元库名称，文件版本，产生日期及单元的PVT环境等；

2）定义电压，电流，电容，时间等基本单位；

3) 定义电路传输时间和信号转换时间的电压百分比；

第二部分是每个单元的具体信息，包括单元的延迟时间，泄漏功耗，内部功耗等。

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