ATE测试原理及流程

ATE岗位本身工作涉及软件编程和硬件制作算是半导体行业少有的软硬兼修的岗位，当然对于二者的要求也相应的没有那么严格。从工作性价比上来说，ATE算是很好的岗位，加班并没有那么多，可以life and life balance，之所以转岗，可能更多的是虚荣心作祟和未来规划上考虑的吧，毕竟设计说起来更好听（不是）。ATE更多的是在上海这边，后续如果想换到其他城市可能不太方便，而在上海上车真的对一个一穷二白的人实在压力太大了，这就是我的考虑了。

一、ATE是什么？

ATE (automatic test equipment)从字面意思上是指芯片测试用到的自动化测试设备，ATE工程师是基于这个设备来做相应的开发人员。其实这种基于设备并不是操作工的概念，当然在fab也有做操作工的岗位，所以网上的负面评价很多是来源于fab工厂中的这个岗位。

如同做FPGA开发一样，你可能基于赛灵思的FPGA平台，使用专用的软件vivado进行开发；而ATE开发是基于V93K测试设备，使用专用的软件Smartest进行开发。

在FPGA领域，有两大厂商Altera和Xilinx，同样在芯片测试领域也有两大巨头，爱德万（Advantest）和泰瑞达（Teradyne），霸占了大部分是市场。FPGA领域有复旦微这种致力于实现FPGA国产替代化的国内企业，在芯片测试领域同样也有加速科技等一众国内企业发力，相信在不久的将来可以都能实现真正的国产替代化。

二、ATE测试的流程

1.测试方案的制定

测试方案的制定是需要在芯片Tape out之前就完成的，针对芯片中IP如何测试制定详细的测试方案。芯片中的数字逻辑部分可以由DFT向量来覆盖，但是像是IP这种买来的电路结构，不会像自研的电路那样提供透明的RTL电路，需要按照IP的datasheet采用专门的协议来进行交互，是一个黑盒的概念，那么在检测到底有没有缺陷（这里芯片测试中的缺陷指的是制作过程中的物理缺陷）就需要将IP核的交互引脚引出到芯片的pad上，或者将寄存器读写的协议转换成JTAG协议，引出到芯片的JTAG的pad引脚上，即实现通过pad引脚可以访问到IP核，这样才能判断pass/fail。

所以在ATE测试方案中，更多的是对于IP的TEST方案，另外就是常规的OS测试、DFT测试、以及DC测试。

2.OS测试

OS测试是测试电路的短路和开路。

首先是电源管脚的短路测试，通过force小电压测电流的方式，如果电流过大就说明短路了，这个具体的limit可以在回片以后根据芯片的表现来进行收紧，在高温和低温测试时也需要设置专门的limit。

接下来就是普通io的短路开路测试，这个其实就是测试io口的上拉和下拉保护二极管。当保护二极管存在时，才能保证把电压clamp在一个保护的范围内。当然有的io像模拟的一些io没有保护二极管，这个可能测的就是一个电阻值，可以卡limit也可以不卡。这个是通过force小电流测电压来实现的，正常的电压会在0.2-0.9以及-0.9–0.2。为了节省测试时间，这个会通过FUNCTION构造向量的方式，在每个cylce让一个管脚判断M，其他置0，最后全置为M。如果确定是fail了，再通过PPMU的方式测试fail的具体电压值，因为PPMU一个一个测试的话，开启的过程会有延时，不一起测又无法定位具体的管脚。

在进行OS测试时要注意将relay复位，测试EFUSE管脚后将ralay切掉，防止误烧写efuse。

另外在整个测试flow的最后，为了防止测试完成之后OS出现问题，即测试本身引入了问题，在flow的最后在重新测试一遍OS。

3.DFT测试

DFT部分，分为DC_CHAIN ,DC_SCAN，AC_CHAIN，AC_SCAN，MBIST，另外测试IDDQ静态功耗所用的向量也是DFT工程师来提供，运行到特定的位置，可能选择10个特定的cycle位置（这个位置好像软件自动生成，DFT工程师也不清楚具体怎么定的））。在CHIAN和SCAN运行前一般还会运行相应的setup向量，主要就是通过JTAG配置io的驱动大小，输入输出模式，另外AC还会配置向量运行时的PLL。

如果要领取相关ic资料，请扫码免费领取：

【免责声明】：本站部分文章为转载或网友发布，目的在于传递和分享信息，并不代表本网赞同其观点和对其真实性负责；文章版权归原作者及原出处所有，如涉及作品内容、版权和其它问题，我们将根据著作权人的要求，第一时间更正或删除。