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模拟版图高频面试题,直通面试,Offer抢先拿!

发布时间:2023-07-17来源:芯学长 0

    模拟板图工程师在行业内是个神奇的存在,“零基础的门槛”、“岗位需求量大”、“高就业薪资”模拟版图工程师成为了行业宠儿,促使很多人跨行也想要跳槽到这个岗位。但面对即将找工作或者是面对明年春招的同学,可能对于模拟版图面试这块更感兴趣。

   秋招刚好已经结束,今天芯学长为大家整理出,模拟版图几道模拟版图面试题,带你直击模拟版图面试,希望能给大家带来帮助,建议收藏。

1、MOS (metal oxide semiconductor金属氧化物半导体),按制程可以分为哪几种?

· Pmos∶在MOS制程技术中是最简单,所以被应用的最早。是利用空穴来导电,速度较慢。

.Nmos:利用电子来做传导的工作,因为电子的便宜速度约为空穴的二至三倍,因此在相同的条件下。nMOS制程的电路可以工作得比pMOS快。

· Cmos∶同时包含了nMOS和pMOS,因此制程技术变得较为复杂。通常在CMOS电路中成对的包含nMOS和pMOS晶体管,在稳态时只有一组晶体管能够导通,所以可以说没有静态功率消耗(statlC power),是目前最省功率的一种电路,现今流行的技术之一。


2、请简述版图工作流程?

首先和相关同事沟通了解项目相关的信息,如工艺信息,项目路径信息,人员信息,封装信息等。然后建立工作环境,包括添加基础库,建立自己的工作库,调整display,bindkey等。工作环境建立好后,先和top layout沟通,看看他对我的工作安排是什么,如果是做Floor plan就快速的用XL工具配合TOP出个按TOP要求的版图。如果是其他工作都保证一个原则,先沟通,在工作,防止我自己因为对要求的不清晰,导致工作质量不达标,进行的反复工作。


3、请说一下从项目开始到版图 tapeout 的工作流程,越详细越好?

● 了解项目相关信息∶首先和相关同事沟通了解项目相关的信息,如工艺信息,项目路径信息,design rule 文档,验证文件路径,人员信息,封装信息等。

● 建立工作环境∶包括添加基础库,建立自己的工作库,调整display,bindkey 等。然后熟悉一下基础库,进行简单的rule的验证。

● 完成Floor plan∶先做版图示意图,(版图示意图有可能电路做也可能是layout 做,)进行FLoorplan的时候要先放PAD,确保封装可行,同时把ESD的面积要先占了,先和电路沟通,按电路要求摆放cell位置,然后注意cell的属性,把噪声cell和模拟cell分开,模拟cell尽量放到芯片的中间,特别是BG等重要cell,不可以放到芯片的边缘。和电路协商后,调整cell位置,确定cell位置。同时安排人员进行 cell Floor plan,调出来 cell的Floor plan,预估面积,调整 cell的形状。进行电源,地线,大电流metal路径初步规划,完成初步的FLoorplan。

● 完成cell版图∶根据人员的能力安排同事进行cell,安排的时候要把cell的注意点,和同事交代一下,在同事完成cell的布局的时候,如何TOP Floor plan有变化,要随时和同事沟通,尽量把效率最大化,减少反复工作的出现。在cell完成时候要检查关键点是否符合电路要求。比如匹配画的是否够好。

● cell review∶根据cell的完成和电路的改动,优化 FLoorplan。一边画,一边根据实际情况进行优化,在cell都完成后进行cell review。

● 连线:信号线要注意敏感线,噪声线,和需要单独隔离的线的屏蔽。电源、地线走线要注意尽量宽,走线连接模块注意网格和树形连接,跳线注意孔的个数尽量8个以上,大电流的地方注意过电流能力计算。最后最好在线的上面用test标注线的名字,我觉的这是非常好的习惯,方便连接的准确性,减少LVS错误,同时方便查看线的隔离做的好坏,也方便电路看版图的时候找线方便。

● 过验证∶过 DRC,LVS,ANT验证,同时如果有些无法解除的错要和电路,工艺方面沟通是否可以 wave 掉,比如 destiny问题。选择我们自己加 dummy 还是工艺厂加。

●Checklist∶ 完成TOP后,要用checklist文件进行复查,防止人为的一些低级错误的发生。

●TOP view∶版图准备好,要和项目组相关人员开一个TOP view会议,在把关键的问题,也就是checklist文档上问题,主要还是ESD,Latchup等相关的地方,还有封装等在确认一下,如果有要改的就优化一些。

●Tapeout∶按照公司的流程,导出数据。

●Crosscheck∶ 按照公司流程,做数据复查。没有问题整个流程就完成了。


4、请简述工艺流程?N 阱CMOS工艺基本流程?

● 第一版,N阱掩膜,在P型衬底上制作N阱。

● 第二版,有源区掩膜,确定有源区,完成场氧和栅氧生成。

● 第三版,多晶光刻掩膜,制作多晶硅栅极和多晶硅电阻。

● 第四版,P+参杂掩膜,制作PMOS管的源,漏和Psub的衬底接触。

● 第五版,N+参杂掩膜,制作NMOS管的源,漏和Nsub的衬底接触。

● 第六版,接触孔

● 第七版,金属,用于内部互连。

● 第八版,钝化层光刻掩膜,光刻出芯片的压焊区。


5、用过哪些工具?如果没有用过公司的工具怎么办?

● 画图工具VirtuosoIC61IC51XL。

● 验证工具calibre

● 我对自己有自信,工具应用的原理都是一样的,我相信画过一个项目后就可以掌握了。


6、了解rule文件吗,知道怎么看desgin rule,快速了解相关信息吗?

● 基本知道,最主要的就是desgin rule文件,基本把我们需要用的信息都包含了,比如drc 间距,电流密度,metal的过电流能力等。

●在移知的培训中学习了,如何看规则文件,如何快速的查找自己需要的信息。如果有目录就利用目录,如果没有就用find查找关键词。比如grid,就直接FIND grid。


7、知道如何修改drc lvs rule文件吗?

·基本知道,但自己现在改还是有点困难,简单的修改option没有问题。比如TOP metal的选择,厚铝的选择。

·比如∶修改器件精度,在LVS文件里收索tarce。

·笔试题就是具体修改rule文件了,一般不考。


8、Cell,TOP电源线,地线如何规划?

·模块内电源、地线可以布局成网格状。多条通路的并联可以极大降低模块内部的电源、地的寄生电阻,加大过电流能力。同时将总线用多点,选择中间位置连接到cell内部,也可以形成网格。

·TOP上,电源、地线树形走线,由一个“粗壮”的总线,分支出多个较细的总线,一级一级分部就像树分支一样。因为总线很宽所以寄生电阻会小。

·同时要注意区分数字cell和模拟cell,要分别拉电源、地线,敏感的cell和噪声cell要单独重PAD拉电源、地线,来避免噪声串扰。


9、如何降低Metal的Rdrop?

·加宽,加厚metal∶

同层次metal尽量拉宽,同时可以通过多根metal并联的方式加宽 Metal来降低寄生电阻。不同层次metal相互叠加走线。相当于加厚metal降低方块电阻。

·通过版图画法技巧来降低Metal的寄生电阻∶

电源、地线树形走线,由一个“粗壮”的总线,分支出多个较细的总线,一级一级分部就像树分支一样。因为总线很宽听以寄生电阻会小。

模块内电源、地线可以布局成网格状。多条通路的并联可以极大降低模块内部的电源、地的寄生电阻,加大过电流能力。同时将总线用多点,选择中间位置连接到cell内部,也可以形成网格。


10、为什么在电路设计中PMOS管的W值经常是Nmos管的2倍?

为什么一个标准的反相器中P管的宽长比要比N管的大?

·为了达到NMOS与PMOS的电流对称性,所以要把PMOS的宽长比设的更大一些;

·原因是PMOS沟道的空穴的迁移率远远小于NMOS沟道的电子的迁移率,在要求同样的导电时间下,只有把PMOS的宽长比设的更大一些,才能达到要求!

    所有的半导体集成电路都必须通过版图设计来实现。作为IC设计的一部分,同样存在需求巨大,供应不足的问题。IC模拟版图设计准入门槛低,薪水还不错,是其他相关专业同学进入IC设计行业的大好机会。当然我们也给大家准备了许多IC版图常用的资料和学习笔记,大家可以在网站上留言免费获取哦~

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